隨著半導體技術即將進入埃米時代，台積電「最新黑科技」的背面電軌（又稱「晶背供電」，BSPDN），成為領航先進製程的最佳解決方案。
全球3大解決方案引領技術突破
台積電、英特爾（Intel）及比利時微電子研究中心（imec）鎖定晶圓薄化、原子層沉積檢測（ALD）及再生晶圓等3大製程重點，帶動中砂、天虹及昇陽半導體等相關供應鏈受惠。
台積電的「背面電軌」預計在2026年啟用，這個被業界視為跨入埃米時代的關鍵技術，目前在全球範圍內有3大解決方案，分別為imec的Buried Power Rail、英特爾的PowerVia，以及台積電的Super Power Rail。
各大代工廠正透過設計技術協同優化（DTCO），有效安排互連，期望提早實現系統級晶圓，其中又以英特爾的PowerVia和台積電的Super Power Rail被認為最具量產實力。
根據《工商時報》報導，有業界人士指出，已鎖定三大製程重點，包括鎖定晶圓薄化、原子層沉積檢測（ALD）及再生晶圓三大製程重點，帶動相關供應鏈企業如中砂、天虹及昇陽半導體等公司受惠。
背面電軌技術的突破點之一，在於對晶圓（wafer）背面進行打磨，讓它薄到幾乎可以接觸電晶體，但也因此導致晶圓的剛性大幅下降，需要在晶圓正面打磨後，將一片載體晶圓（carrier wafer）鍵合於正面，以承載背面製造過程；為了確保塗布均勻性，nTSV（奈米矽穿孔）技術也需借助更多設備檢測。
台積電採用的Super Power Rail方式最直接、有效，但生產過程複雜又昂貴。目前台積電為了反映價值，已經調整先進製程價格，計畫從明年元月1日起，針對3/5奈米AI產品線調漲5%至10%。據悉此次台積電強硬漲價，也是為了應對設計難度日益複雜化，向包括蘋果在內的主要客戶反映技術價值。
「背面電軌」（晶背供電）是什麼？
背面電軌技術，能對標準單元進行直接供電，不僅導線更寬、電阻更低，電子還能避免層層穿越後段製程的元件堆疊，從而緩解IR壓降問題，大幅改善晶片性能。
同時，分離邏輯IC的電源供應網路與訊號線，有助於減緩後段製程布線壅塞問題，並透過DTCO技術，在標準單元實現更有效率的導線設計，有望縮小邏輯標準單元尺寸，實現邏輯與記憶體堆疊等3D系統單晶片設計。
此一技術還能透過DTCO實現更有效率的導線設計，協助縮小邏輯標準單元的尺寸，有望實現邏輯與記憶體堆疊等3D系統單晶片的設計。
此外，也因為將電源分配到晶圓背面，使下面的金屬層將形成一個更寬松的間距，也可以減少EUV的光刻次數，進而降低成本。
